ESD 静电保护原理和设计

发布网友 发布时间：2024-10-16 04:21

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热心网友 时间：2024-10-16 04:44

静电放电(ESD)是导致电子元器件或集成电路系统损坏的主要因素，其瞬间电压极高，造成损伤毁灭性和永久性，直接导致电路烧毁。因此，预防ESD损伤成为IC设计和制造的首要难题。

ESD问题由人为因素引起，如生产、组装、测试、存放、搬运等过程中静电累积。此外，元器件本身也可能累积静电，当接触带电物体时，就会形成放电路径，导致电子元件或系统受损。为防止ESD损伤，首要方法是改变环境，减少静电产生，但这是次要讨论的话题。本文重点在于如何在电路中加入保护措施，当外界有静电时，电子元器件或系统能够自我保护，避免ESD破坏。

ESD保护的关键在于利用二极管的特性。二极管在正向导通时反向截止，反偏电压增加时会发生雪崩击穿，形成钳位二极管，从而为电路提供保护。类比于家中的溢水口，防止水龙头忘关导致的水灾。击穿保护电路后，是否意味着电路彻底失效？答案是否定的。PN结的击穿分为电击穿和热击穿，电击穿是可恢复的，而热击穿则不可恢复，因为热量聚集可能导致硅被熔融烧毁。

为了控制导通瞬间的电流，通常在保护二极管串联一个高电阻。此外，理解为什么ESD区域不能形成Si质层，以及为何ESD通常发生在芯片输入端的Pad旁边，而非内部，都与电路设计和ESD测试方法紧密相关。

ESD的标准和测试方法根据产生方式和损伤模式分为多种，其中人体放电模式(HBM)和机器放电模式(MM)是业界常用的两种。人体放电模式涉及人体摩擦产生的静电，而机器放电模式则来自机器移动时的静电触碰。测试方法包括指定pin脚，先施加ESD电压，持续一段时间后测试电性，直至击穿，确定ESD击穿的临界电压。

ESD保护可以从晶圆厂制造过程解决，也可以通过集成电路设计端的布局设计实现。Process层提供ESD选项层，而Design rule中包含ESD设计规则，客户可根据SPICE模型的电性设计ESD。

在制程中，可以通过改变PN结或负载电阻来实现ESD保护。Source/Drain的ESD implant、接触孔的ESD implant、SAB（SAlicide Block）等方法都有助于提高ESD击穿能力。串联电阻法是最经济的解决方案之一。

设计端的ESD保护依赖于设计师的技能。一般设计规则提供指导，但不保证效果。常见的设计方法包括将Gate/Source/Bulk短接，将Drain结在I/O端承受ESD浪涌电压，NMOS称为GGNMOS（Gate-Grounded NMOS），PMOS称为GDPMOS（Gate-to-Drain PMOS）。

在NMOS中，当I/O端有大电压时，Drain/Bulk PN结雪崩击穿，Bulk/Source的PN结正偏，形成Snap-Back特性，实现保护。PMOS原理类似，但特性稍有不同。

触发和维持Snap-back的关键在于有足够的衬底电流和恰当的电压控制，以避免进入栅锁状态和二次击穿。栅极耦合(Gate-Couple)技术通过增加电压让衬底提前开启，提高多个finger的均匀开启性，实现大面积ESD保护。

最后，ESD设计涉及多个因素和复杂方法，包括电阻分压、二极管、可控硅晶闸管等。设计不仅要关注电路本身，还需考虑制造过程的影响，同时需要深入的行业知识和经验。